随着芯片设计复杂度持续攀升，英伟达正通过优化CPU架构为半导体开发注入新动能。这家科技巨头近日宣布与楷登电子（Cadence）、新思科技（Synopsys）展开深度合作，将其自主研发的Vera CPU应用于下一代处理器设计的电子设计自动化（EDA）流程中，重点提升逻辑仿真、形式验证等关键环节的计算效率。
半导体开发周期中，工程师需在芯片制造前通过数万次仿真迭代验证设计可靠性，这一过程对CPU性能提出严苛要求。尽管GPU和AI技术已加速部分环节，但逻辑仿真、形式验证等核心EDA工作负载仍高度依赖单核性能、内存带宽和系统吞吐量。英伟达测试数据显示，搭载88个定制Olympus核心的Vera CPU在运行Cadence Jasper形式验证平台时，部分工作负载效率提升达1.5倍；使用Synopsys VCS功能验证工具时，同等核心数量下验证速度显著优于传统方案。
Cadence Jasper平台通过智能证明算法和机器学习技术，可在设计早期阶段自动检测并修复逻辑错误，而Synopsys VCS则专注于复杂芯片的制造前仿真验证。两家EDA巨头与英伟达的联合优化，不仅涉及软件层面的性能调优，更涵盖系统级架构适配。英伟达透露，其波特兰数据中心已部署Vera集群，专门用于加速下一代CPU和GPU的研发流程。
技术细节显示，Vera CPU采用LPDDR5X内存子系统和第二代可扩展相干互连架构，这种设计使其在处理高并发EDA任务时具备显著优势。英伟达后续计划推出基于Rigel核心的Rosa处理器，持续迭代CPU路线图以匹配EDA应用需求。随着先进制程芯片开发成本突破十亿美元门槛，此类架构优化或将成为缩短研发周期、降低试错成本的关键突破口。
